Comment Samsung repousse les limites de la miniaturisation des transistors

Gate-all-around Multi-bridge-channel FET : voilà le nom de l'architecture de transistor sur laquelle mise Samsung pour poursuivre la miniaturisation des puces et atteindre le nœud technologique de 3 nm. Décryptage de cette technologie qui promet aussi de réduire drastiquement la consommation énergétique.

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Comment Samsung repousse les limites de la miniaturisation des transistors
Dans un transistor GAA MBCFET, les électrons passent dans des canaux en forme de nanofeuilles empilées verticalement.

3 nanomètres. Les feuilles de route des fondeurs ne vont pas au-delà. C'est le nœud technologique ultime de la miniaturisation des transistors. Pour l’atteindre, Samsung mise sur sa technologie Gate-All-Around (GAA) Multi-bridge-channel FET (MBCFET), qu’il a dévoilée mi-mai lors du Samsung Foundry Forum, à Santa Clara, en Californie.

Le coréen a indiqué que la version 0.1 du « process design kit » (PDK) avait été publiée en avril dernier à destination de ses clients. Ensemble de modélisations des transistors et des fonctions élémentaires, cet outil permet aux concepteurs de circuits de tester et d’évaluer les performances de la technologie. Objectif : réduire encore et toujours la taille des transistors et leur consommation énergétique, malgré les limites physiques auxquelles se heurte aujourd’hui la loi de Moore.

Brique élémentaire de l’électronique, le transistor est un interrupteur qui contrôle un flux d’électrons entre deux électrodes : la source et le drain. Entre les deux, un canal de conduction en matériau semiconducteur voit passer, ou non, des charges libres selon que l’interrupteur est ouvert ou fermé. Ce contrôle de l’ouverture, dit électrostatique, est réalisé par une tension appliquée sur un troisième élément, la grille.

Dépasser les 7 nm des transistors FinFET

Avec la miniaturisation, la source et le drain se rapprochent tellement qu’il devient difficile de contrôler le passage des électrons. Des fuites apparaissent. Mais des architectures nouvelles ont été développées pour les éviter. « C’est pour cette raison que nous sommes passés des transistors planaires aux FinFET qui ont permis de descendre à des nœuds technologiques de 7 nm », rappelle Thomas Ernst, directeur scientifique du département technologie et composants silicium au CEA Leti.


Une tension appliquée sur la grille (« gate », en violet) permet de contrôler le passage des électrons (flèche rouge) dans le canal (gris) entre la source et le drain. En bleu : un oxyde isolant. (Crédit photo : Samsung)

Aujourd’hui, Samsung et deux autres entreprises internationales – Intel et TSMC – développent ou ont atteint un nœud technologique de 7 nm en production avec du FinFET. Si elle désignait autrefois la distance entre la source et le drain, la notion de nœud technologique se rapporte désormais à la densité de transistors atteignable sur une puce.

« Pour l’augmenter et atteindre les nœuds technologiques suivants, il est possible de jouer sur la longueur de grille, la distance entre les contacts, ou la densité des interconnexions métalliques, explique Thomas Ernst. La structure FinFET ne permettant plus à Samsung de diminuer la longueur de grille, ils sont obligés de passer sur une structure avec un meilleur contrôle du passage des électrons. »

GAA : le canal encerclé

L’après-FinFET pourrait bien être le Gate-all-around (GAA). En encerclant entièrement le canal de conduction avec la grille, cette structure assure un meilleur contrôle du passage des électrons par rapport aux FinFET où le canal n’est enveloppé que sur trois faces. Comme un tuyau sur lequel on appuierait sur toute la circonférence (pour le GAA), ou seulement une partie (pour le FinFET), pour contrôler le passage d’un liquide à l’intérieur.

Le GAA classique, qui n’est jamais entré en production, utilise un canal composé de plusieurs nanofils superposés verticalement et entourés par la grille. Dans son architecture MBCFET, Samsung remplace les nanofils par des plaques (ou nanofeuilles). La raison ? « La quantité de courant qu’il est possible de faire passer dans un nanofil, et donc la performance en termes de rapidité, est limitée du fait de sa section », explique Thomas Ernst.

D’où l’intérêt de remplacer les nanofils par des plaques offrant une section plus grande, donc plus de courant. Revers de la médaille : davantage de fuites. « En ajustant leur section, l’intérêt des plaques est de pouvoir trouver un compromis entre la quantité de courant que l’on souhaite voir passer et le niveau de fuites que l’on s’autorise », relève le directeur.

Le transistor à tout faire

Jouer sur la largeur des plaques permet d’optimiser la conception des transistors en fonction de leur utilité. Ceux destiné à faire du calcul rapide ne sont pas optimisés de la même manière que ceux conçus pour stocker de l’information. « Pour les mémoires, la densité est privilégiée et les largeurs sont les plus faibles possibles, poursuit le directeur. Dans certains blocs liés au calcul, la rapidité est favorisée et il faut alors faire passer plus de courant. »

Samsung revendique une réduction de la consommation énergétique de 50 % avec son GAA MBCFET par rapport aux FinFET. « La manière la plus puissante de réduire la consommation énergétique d’un circuit est de réduire la tension d’alimentation des transistors tout en garantissant le bon fonctionnement du circuit », résume Thomas Ernst. Pour cela, il est nécessaire d’atteindre le plus rapidement une tension de seuil à partir de laquelle le transistor fonctionne correctement et sans fuite.

Cette rapidité est quantifiée par une valeur appelée « sub-threshold swing », en mV/decade : la tension à appliquer sur la grille pour décupler le courant qui passe dans le canal. Dans un article dévoilé lors de l’International electron device meeting 2018 (IEDM 2018), à San Francisco, en décembre 2018, Samsung indiquait obtenir une valeur comprise entre 65 et 67 mV/decade avec son transistor GAA MBCFET. « À température ambiante, l’optimum se situe autour de 60 mV/decade, précise Thomas Ernst. Ils y sont presque. »

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