Les nanofils simplifient la connectique des puces

Hewlett Packard dévoile une architecture minimisant la complexité du design des puces, tout en augmentant la densité des circuits utiles.

Les HP Labs de Palo Alto (Cali-fornie) annoncent un nouveau concept de fabrication des puces Cmos conventionnelles éliminant ce qui constitue le talon d'Achille de la technologie : les interconnexions entre les composants logiques. A mesure que la dimension des puces diminue pour réunir plus de transistors, les connexions plongent plus vite encore dans l'infiniment petit. Par voie de conséquence, elles sont les premières à faire face à des problèmes de fuites, d'échauffement ou de multiplication de défauts de gravure.

L'idée des ingénieurs de HP est de ne garder sur la puce que les éléments logiques, gravés les uns à côté des autres de manière à minimiser la complexité du design électronique et à optimiser la densité des circuits utiles. La connexion de ceux-ci est réalisée par une couche de fils nanométriques située au-dessus de la puce. Une sorte d'entretoisement dans lequel chaque nanofil est connecté à un élément logique par un seul contact. Il reste à multiplexer cette matrice de nanofils.

Cette architecture baptisée FPNI (Field Programmable Nanowire Interconnect, par analogie avec les réseaux de portes programmables FPGA) n'est pas une génération spontanée. Elle est une évolution du concept de puces hybrides Cmol (Cmos/molécules) taquinées depuis quelques années par les chercheurs. En théorie, la technologie Cmol est très efficace. Mais sa faiblesse est de placer trop de logique dans les nanofils eux-mêmes, par exemple en fonctionnant à partir de portes « inverseuses » dont le multiplexage requiert des algorithmes d'acheminement complexes. Et comme les nanofils sont minuscules (à peine quelques nanomètres de diamètre), leur fabrication conduira longtemps encore à un taux élevé de défauts. Plus la matrice de nanofils joue un rôle complexe, plus il est difficile de compenser les défauts de fabrication inévitables, ce qui ne résout guère les problèmes associés aux défauts des connexions Cmos que l'on cherche à remplacer.

L'architecture FPNI se contente d'acheminer le signal. Cela se traduit par une densité théorique un peu moins bonne, mais une structure beaucoup plus simple à fabriquer et à faire fonctionner. Les nanofils doivent certes être alignés précisément, mais avec une précision dont l'ordre de grandeur est celle du Cmos. Et parce que la matrice est réduite à sa plus simple expression, elle peut fonctionner avec beaucoup plus de défauts qu'une puce Cmol ou Cmos. Les chercheurs estiment que même avec 20 % de nanofils cassés aléatoirement et 20 % de jonctions défaillantes, le signal peut être réacheminé correctement et conduire à un rendement de production de 75 %.

Pour l'heure, le concept a été prouvé en simulation et les HP Labs espèrent construire un prototype dans l'année, de surcroît moins gourmand en énergie qu'une puce Cmos équivalente. Les chercheurs n'ont pas choisi au hasard le type de circuit. En basant leur démonstration sur un FPGA (une puce dont seulement 20 % de la surface est occupée par la logique proprement dite), ils optimisent leurs résultats. Sans changer la finesse de gravure, un facteur huit sur la densité des circuits est envisagé.

Pour d'autres types de puces, le procédé ne donnerait pas nécessairement le même gain. Mais le concept est transposable et devrait aussi pouvoir accompagner les puces Cmos à mesure qu'elles se miniaturiseront, évitant le scénario de « tout ou rien » qui menace l'électronique à mesure qu'elle s'approche des limites physiques de sa technologie classique. .